全环绕栅极（GAA）与背面供电（BSPDN）技术在2纳米节点的角逐

背面供电网络（BSPDN）基础

除了环绕栅极晶体管，BSPDN是下一代逻辑工艺技术中的另一项关键创新。在所有当前的数字逻辑工艺技术中，晶体管首先在晶圆上制造，然后制造数十层金属层，这些金属层为晶体管供电，并在它们之间以及与外部世界之间传输信号。随着电路的缩放，晶体管和互连都必须缩小。在过去，这几乎是一个事后考虑的问题，但如今，缩放互连比缩放晶体管更具挑战性。例如，大多数极紫外光刻（EUV）实际上用于互连（接触点、通孔和金属层），而不是晶体管层本身。随着芯片上晶体管数量的增加，互连的数量也在增加，这推动了所需互连层数的稳步增长。更多的层数意味着更高的制造成本、布线设计的困难以及由于信号路径变长而导致的性能下降。

Source: Intel IEDM 2023

但这并不意味着行业停止了进步。材料创新、设计技术协同优化（DTCO）和极紫外光刻推动了互连的缩放到当前的工艺节点。然而，随着这种模式变得越来越昂贵，并限制了继续缩小的可能，实施BSPDN的计算开始变得合理。这不是一个新想法，只是时机已到。互连的创新也该是时候了，自1997年从铝转向铜以来，互连的上一次演变已经过去了近30年。

Source: Intel, SemiAnalysis

BSPDN的核心思想是将供电线路移到晶圆的背面。这为信号布线（保留在正面）腾出了空间，而供电则移到背面。从架构上讲，这意味着高度小于6T（轨道）的标准单元更具可行性。6T指的是标准单元的高度，这些单元是数字逻辑的基本构建块，例如与非门，单元的高度通常以T的倍数来衡量，T是单元跨越的金属2层（“轨道”）的线数。更小的单元更好：更小的单元可以在不缩小底层特征（如鳍、栅极和金属互连）的情况下增加密度。缩小更多特征是昂贵的，因为它需要更好的光刻技术。

Standard cell scaling finFET vs. GAA + Buried Power Rail. Source: SemiAnalysis

从上方看，标准单元的顶部和底部被M2金属层中的宽金属轨所限制。这些轨为单元提供电源和参考电压，并连接到更高金属层中的其他电源分配网络。这些轨是典型仅正面单元的总6T高度的一部分——将它们移到背面意味着单元可以缩小到5T或更小。

BSPDN的架构优势：增加电源通孔可以通过更短的单元增加密度，同时通过放宽M0间距来降低成本。Source: Intel

BSPDN在两个方面改善了电源分配。首先，为晶体管供电的互连长度大大缩短。仅正面供电在3纳米节点上必须穿越15层以上的金属层，而背面供电可能包括不到5层，并且使用更厚（电阻更低）的导线。因此，由于线电阻造成的功率损失可以减少大约一个数量级。其次，BSPDN减少了对激进互连缩放的需求。在直径小于100纳米的范围内，铜线的电阻呈指数增长。如今，前沿技术的线宽已远低于20纳米，电阻成为一个关键问题。这是不可取的，因为高线电阻会浪费功率并在芯片中产生过多热量。这不是一个永久的解决方案——缩放将继续，也需要铜的替代品——但BSPDN提供了缓解。总的来说，与类似的仅正面工艺相比，BSPDN在高性能设计中大约可以将功耗降低15-20%。目前正在探索和/或实施的背面供电有三种不同的方法：

埋入式电源轨、电源通孔和背面接触。

Source: Applied Materials

埋入式电源轨（Buried Power Rail）

埋入式电源轨（BPR）是背面供电实现中最简单的一种。早期的研究使用了这种方案，后续的架构在此基础上进行了扩展。它涉及将电源轨从其通常位于晶体管上方的M2金属层位置，移动到晶体管下方的一个独立层级。这使得架构可以缩小，因为宽电源轨被一条薄而高的轨替代，这条轨紧密地置于晶体管下方。然而，埋入式电源轨仍然通过正面金属层与晶体管连接，并通过硅通孔（TSV）与背面的电源分配网络相连。这意味着整体单元高度可以减少约1T，大约15%。

传统与BPR对比：在晶圆正面晶体管下方制造埋入式电源轨，然后连接到背面电源网络。Source: Intel

构建BPR相对简单，但存在一个主要风险：在前端工艺中使用金属。传统上，金属仅限于中端工艺（MOL）和后端工艺（BEOL），在晶体管制造完成后使用。这是为了避免用导电金属污染半导体器件。晶圆厂对此非常严格——许多晶圆厂有专门用于前端工艺的工具，这些工具被禁止用于任何有金属层的晶圆。晶圆厂必须打破这一规则来构建埋入式电源轨，因为按定义BPR必须在晶体管集成之前完成。实际上，没有人愿意打破这一规则，BPR似乎不会被任何高量产（HVM）工艺采用。

埋入式电源轨需要在前端处理步骤中使用金属。Source: Intel将连接到埋入轨的初始背面特征对齐是另一个挑战。与支撑晶圆的键合会引入需要校正的失真，使得键合后的光刻更加困难。ASML和其他公司在这方面取得了显著进展，键合后的对准能力足以满足BPR方案——但对于背面接触等更复杂的选项来说，已经接近规格的极限。

Source：imec

PowerVia

PowerVia 是英特尔的背面供电解决方案。它在两个主要方面改进了 BPR：电源轨移到晶圆背面：避免了 BPR 的污染风险。更好的单元缩放：由于电源布线从晶圆正面消除。

PowerVia 连接到晶体管接触点的侧面，避免了正面的任何电源布线。Source: IntelPowerVia 是 BPR 概念的一个巧妙演变。在前端处理过程中，PowerVia 完全跳过了电源轨。这不仅避免了在晶体管之前沉积金属的污染风险，还消除了一个昂贵的对准关键工艺步骤（将 BPR 对准晶体管通道）。在千兆晶圆厂规模下，这样一个关键层的成本可能达到数亿美元。与传统的全正面方案相比，唯一增加的步骤是刚刚在晶体管接触点之后构建的高而细的 PowerVia。这个通孔从接触点深入到晶圆衬底的深处。完成正面后，晶圆被翻转、键合和减薄。由于通孔深入到晶圆背面，它们可以在减薄过程中被暴露出来，而不会对晶体管造成损坏。这种巧妙的“自对准”方法大大简化了必须与 PowerVia 对准的背面图案化（在这种接触中，“自对准”实际上意味着对准要求大大放宽，即成本更低且产量更高）。

Source: Intel这种方法也有缩放优势。BPR 通过晶体管接触点顶部的通孔，通过正面的金属层，然后通过另一个通孔到达 BPR 本身来连接晶体管。这些低金属层是关键的缩放限制因素之一，因为它们需要一些最小的特征和非常拥挤的布线——通过在其中布线电源，BPR 对缓解这些问题几乎没有帮助。PowerVia 则有所帮助。直接从晶体管接触点向下到 BSPDN 的布线意味着真正没有电源通过关键的正面金属层布线。这意味着这些层的间距可以放宽（降低成本），缩放可以更具侵略性，信号线可以取代被重新定位的电源线，或者三者兼而有之。然而，标准单元缩放仍有余地。尽管 PowerVia 比 BPR 更薄，但它仍然对单元总高度有贡献。

直接背面接触（Direct Backside Contacts）

直接背面接触（DBC 或 BSC，即背面接触）提供了一种消除电源对标准单元高度贡献的方法。换句话说，它们实现了任何背面供电方案中最大的缩放优势。这个想法是 BPR 和 PowerVia 的自然延伸——与其从接触点的顶部或侧面布线电源，不如从底部布线。

Source: Intel尽管这个想法很简单，但事实证明，背面接触是风险最高、回报最高的 BSPDN 选项。制造它们并不容易。主要驱动因素是间距，即接触点必须与其他特征对齐的紧密程度。对于 BPR 和 PowerVia，连接到背面的特征的间距大致与单元的高度相同，对于现代前沿工艺来说，大约是 150-250 纳米。键合后光刻用于图案化第一层背面电源所需的对准精度大于 10 纳米。这种对准精度和大于 150 纳米的间距可以通过较便宜的深紫外（DUV）扫描仪轻松实现。对于直接背面接触，要求要困难得多。电源布线的接触点形成在源极和漏极下方。源极到漏极的距离大致相当于接触多晶硅间距（CPP），即栅极到栅极的距离。现代工艺的 CPP 是众所周知的，因此它为我们提供了一个大致的背面接触间距要求——大约 50 纳米。这远远超出了单次 ArF 浸没曝光的分辨率，需要更昂贵的多重图案化方案或极紫外（EUV）光刻。对准精度也成为一个挑战，因为规格要求小于 5 纳米。通常，这对于高端扫描仪来说不是问题，但由于晶圆键合锁定了高阶失真，这里变得极其困难。

Self-aligned backside contact integration scheme using a non-conductive placeholder. 使用非导电占位符的自对准背面接触集成方案 Source: IBM + Samsung

另一个挑战是前端工艺中金属的使用，但现代背面接触方案在这里有一个巧妙的解决方法。像 BPR 一样，它们需要在晶体管之前制造一个额外的特征。但接触点最初用非导电占位符材料填充，而不是金属。一旦在减薄过程中揭示出占位符（与 PowerVia 一样，这些特征是自对准的），它们可以被蚀刻掉并用金属替换。这个技巧对 BPR 来说效果不佳，因为它们是高纵横比的，所以很难干净地蚀刻掉占位符材料。尽管制造起来很困难，但背面接触的好处是巨大的：理论上，一个仅正面的 6T 单元可以缩小大约 25%，达到 4.5T 甚至 4T。实际上，与其缩小单元，不如在被重新定位的电源轨的位置布线信号线。这显著改善了布线，并且在芯片级别仍然实现了密度增加。线路电阻显著降低，功耗节省约 15%。时钟频率可以提高超过 5%。可靠性得到改善，因为正面和背面的线都可以更大，减少了电迁移的风险，并允许更快的切换或更高的电流。IMEC、谷歌和 Cadence 今年在 VLSI 上发表的一项研究发现，高功率（HP）库实现了最大的好处，这些库通常用于高性能计算（HPC）应用，如 AI 加速器。

需要注意的是，这些好处并非没有代价。总层数最多增加 20%。晶圆减薄虽然不影响像晶体管这样的有源元件，但可能会降低依赖厚硅的无源器件（如二极管）的性能——需要找到解决方法。所有背面工艺都必须与前端器件兼容：也就是说，它们不能需要会破坏晶体管的高温。在未来，背面将不仅限于电源和全局时钟。信号和后端器件（如电容器，英特尔已经在背面重分布层中展示了 MIM 电容器）也很可能移动。对于堆叠晶体管（CFET），这将很重要，因为底层器件的信号必须通过背面布线，以实现完整的缩放优势。1.4 纳米节点及以后应该开始在背面包含更大的复杂性。

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Reference:

1.TSMC, Intel , Samsung, IBM, Rapidus, SemiAnalysis

2.https://semianalysis.com